pendant la phase d’intégration (temps d’exposition), tous les électrons libérés par la lumière entrante à l’interface semi-conducteur-oxyde sont accumulés dans un puits de potentiel. La capacité accumulée est proportionnelle à la quantité de lumière incidente et au temps d’exposition. La capacité par pixel est ensuite lue en suivant plusieurs techniques de lecture de capteurs décrites ci-après:
en plus des pixels sensibles à la lumière, les capteurs à transfert interligne (ILT) comprennent des registres à décalage verticaux., Au lieu de déplacer la charge à travers les pixels sensibles à la lumière, elle est déplacée dans un registre à décalage blindé situé à côté de chaque ligne de pixels. La charge est déplacée vers les registres à décalage verticaux en une étape avant d’atteindre le registre de lecture horizontal et d’être cadencée dans l’amplificateur de sortie, pixel par pixel. La réduction du facteur de remplissage imposée par la présence des registres à décalage peut être compensée par des microlentilles pour améliorer la sensibilité., Bien que la capacité totale du puits soit réduite par rapport à d’autres architectures CCD, des tailles de puits de 30 à 50 KeV sont généralement disponibles sur les CCD Sony et ON Semiconductor, ce qui est suffisant pour 8 à 10 bits de numérisation. Les CCD ILT sont le type de capteur le plus courant pour les caméras de vision modernes, car le décalage unique vers le registre de lecture permet des temps d’exposition courts et une adaptation aux images en mouvement rapide. Au cours des prochaines années, on s’attend à ce que la majorité des applications qui auraient utilisé des CCD interlignes utilisent des capteurs CMOS.
